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    • 专利摘要:
    在一實施例中，本發明包含一處理器擁有複數個領域，這些領域中至少包含一核心領域和一非核心領域，非核心領域可被一作業系統所見。非核心領域可以被一驅動器所控制。依次地，該處理器更包含了一記憶體互連來將該核心領域和該非核心領域互連到一記憶體，該記憶體是連結到該處理器。更進一步地，一功率控制器其可以在處理器內，可以控制該記憶體互連的一個頻率，此頻率是基於一個工作負荷在執行在該非核心領域的記憶體限界。其他的實施例也被描述和聲明。
    公开号:TW201324165A
    申请号:TW101135884
    申请日:2012-09-28
    公开日:2013-06-16
    发明作者:Avinash N Ananthakrishnan；Inder M Sodhi；Efraim Rotem；Doron Rajwan；Eliezer Wiessman；Ryan Wells
    申请人:Intel Corp；
    IPC主号:G06F1-00
    专利说明:
    使非核心領域能夠控制記憶體頻寬之技術 發明領域
    本發明係關於使非核心領域能夠控制記憶體頻寬之技術。 發明背景
    隨著科技在半導體領域進步，如處理器之裝置結合了越來越多數目的電路。隨著時間的演進，處理器的設計也從獨立積體電路(ICs)的集合，到一單一積體電路，再到包括有在單一IC封裝內的多個處理器核心之多核心處理器。再隨著時間的進展，更多數量的核心以及相關的電路將會被結合進入處理器和其他的半導體元件。
    多核心處理器正被延伸到包括有額外的功能性，藉由將其他的功能單元結合在處理器內。在此情況中，一項問題會顯現出來，就是不同的電路基於其工作負荷(workload)，可以有不同的關於操作頻率之需求。然而，卻沒有合適的機制來確保這些不同的單元操作在一個適當的頻率。此外，不同的單元可以有一個共享介面來存取一個共享快取記憶體或是系統記憶體。通常該介面到快取記憶體和系統記憶體不是被操作在一個恆固定的頻率就是被綁定到處理器核心的頻率。
    依據本發明之一實施例，係特地提出一種方法，其包含下列步驟：在一多領域處理器之一個控制器中，接收來自該多領域處理器的一個非核心領域傳遞來的一個信息，該信息包括一要求來組配一對映表，該對映表用以儲存在該非核心領域的一頻率和一互連的一最低頻率間之對映，而該互連將該非核心領域耦合至該多領域處理器的一個快取記憶體；寫入該對映表之複數個登錄項目(entry)，每一登錄項目包括在一非核心領域頻率和一最低互連頻率間之對映；以及回應於一個該非核心領域操作時的頻率，使用該對映表來控制該互連的一個頻率。
    100‧‧‧方法
    110、120、130‧‧‧方塊
    200‧‧‧方法
    210‧‧‧菱形
    220、230、240‧‧‧方塊
    300‧‧‧處理器
    310a、310b、…、310n‧‧‧核心
    315‧‧‧互連
    320‧‧‧非核心邏輯單元
    330‧‧‧共享快取記憶體
    340‧‧‧整合記憶體控制器
    350a、350n‧‧‧介面
    355‧‧‧功率控制單元
    357‧‧‧對映表
    359‧‧‧頻率控制邏輯單元
    360‧‧‧系統記憶體
    400‧‧‧處理器
    410‧‧‧核心領域
    4100、410n‧‧‧核心
    420‧‧‧圖形領域
    430‧‧‧環狀互連
    4400、440n‧‧‧最末階快取
    450‧‧‧系統代理電路
    452‧‧‧顯示控制器
    455‧‧‧功率控制單元
    456‧‧‧介面
    456a‧‧‧第一暫存器
    456b‧‧‧第二暫存器
    457‧‧‧對映表
    459‧‧‧頻率控制邏輯單元
    4800、480n‧‧‧介面
    500‧‧‧系統
    514‧‧‧輸入/輸出(I/O)裝置
    516‧‧‧第一匯流排
    518‧‧‧匯流排橋接器
    520‧‧‧第二匯流排
    522‧‧‧鍵盤/滑鼠
    524‧‧‧音頻輸入/輸出
    526‧‧‧通訊裝置
    528‧‧‧資料儲存單元
    530‧‧‧編碼
    532、534‧‧‧記憶體
    538‧‧‧高效能圖形引擎
    539、550、552、554‧‧‧點對點互連
    570‧‧‧第一處理器
    572、582‧‧‧記憶體控制器中樞
    574a、574b、584a、584b‧‧‧處理器核心
    576、578、586、588‧‧‧點對點介面
    580‧‧‧第二處理器
    590‧‧‧晶片組
    592、596‧‧‧介面
    594、598‧‧‧點對點介面
    圖1是根據本發明的一個實施例之一方法的一高階流程圖。
    圖2是根據本發明的一個實施例之一方法的流程圖，該方法是用來更新本發明中一實施例的一個對映表。
    圖3是根據本發明的一個實施例之一個處理器的方塊圖。
    圖4是根據本發明的一個實施例之一個多領域處理器的方塊圖。
    圖5是根據本發明的一個實施例之一個系統的方塊圖。 較佳實施例之詳細說明
    一個多核心處理器包括複數個領域，像是一個核心領域，一個非核心領域，以及一個系統代理領域其可以致能非核心領域去控制其可用的記憶體頻寬。就像將會在之後被描述到的，在不同的實施例中，此記憶體頻寬可以藉由一互連結構而實現，亦即為核心領域的一部分之環狀互連。然而，雖然在這裡被描述作為核心領域之一部分，要瞭解的是，在其他的實施樣態中，一多領域處理器可以包括一個獨立的互連領域。藉由允許一非核心領域去控制一互連頻率進而控制頻寬，記憶體頻寬在被非核心領域所使用時可以更有效率。
    如下面將進一步探討的，在一多領域處理器中，一個非核心領域可以透過一互連結構被耦合到諸如一最末階快取記憶體之一共享記憶體和一系統主要記憶體。根據預設條件，該互連頻率可以是在核心領域中之所有使用中核心的最大頻率。然而，如果處理器被功率及/或溫度所限制住，該互連頻率會隨著核心頻率的降低而降低。既然該互連頻率衝擊非核心領域可用的有效頻寬，互連頻率對於非核心領域的效能會有顯著的影響。然而，越高的互連頻率會造成核心領域中較高功率消耗的結果。在本發明的實施例中，可以使用一信箱介面來動態地最佳化一個執行在非核心領域的工作負荷之功率/效能。
    在此所描述一個特別的實施樣態中，該非核心領域可以是一個圖形領域，其包括一個或多個圖形引擎。藉由致能此領域透過一互連至一個記憶體階層來控制其記憶體頻寬，此領域的效能可以被改善，特別是因為一圖形工作負荷的效能和其可用頻寬有很強的關連性。雖然有許多種可能的方式可以對該圖形領域提供此控制，在本發明被描述的實施例中，致能這項能力是藉由一個對映非核心領域頻率到一相對應互連頻率的機制。這樣的對映可以被維持在一個表中，其可以被定位於處理器內的一功率控制器內，像是一個功率控制單元(PCU)。如同將要在此被描述的一樣，這個表可以在初始化期間藉由該非核心領域來被組配，此外，該表可以基於一個由該非核心領域所執行的工作負荷而被動態地更新。以此方式，在非核心領域中被處理的工作負荷，和其到記憶體子系統路徑的頻寬之間的一個緊密關聯可以被達成。
    現請參閱圖1，所顯示為根據本發明一實施例的一個方法之一高階流程圖。如圖1所示，方法100可以藉由PCU的邏輯電路而被實行，該PCU可以是該對映表的擁有者，而該對映表聯結非核心領域的操作頻率和相對應的互連操作頻率。換句話說，該表可以對映非核心領域頻率到一最小互連頻率。然而，該表數據與該表組配的初始化以及更新是可以從其他實體得到，像是針對該非核心領域的一驅動器。如圖中所見，方法100藉由來自非核心領域的一組配訊息去組配一對映表(方塊110)而起始。當該驅動器可以執行在一核心上時，此訊息可以從核心領域中的一核心被接收。資訊的接收可以是通過一信箱介面。此介面因此提供了一機制給該驅動器去和該PCU交換參數。在一個實施例中，一專屬匯流排可以被提供作為該驅動器和該PCU之間的通訊。依次地，根據本發明的一個實施例，該PCU可以包括一暫時的儲存區域用以儲存進入的通訊，並且提供一介面給一對映表。在一實施例中，此信箱介面可以串列的方式致能表登錄項目的通訊而因此填充該對映表，其可以被儲存在一查找表內，像是呈現在該PCU的一記憶體內，例如隨機存取記憶體(RAM)內。接著，在方塊120，該對映表可以使用從非核心領域所接收之對映資訊而被組配。在此時，該表登錄項目已經被寫入，且該PCU現已處於能夠控制基於非核心領域正在操作時之頻率的互連頻率的位置。
    因此，在一般的操作期間控制進入到方塊130，其中互連頻率可以使用對映表而被控制。更具體來說，回應於非核心領域的操作頻率，其為該PCU本身所組配者，一相對應的互連頻率也被組配。舉例來說，當一圖形頻率改變時，該PCU可以使用經更新的圖形頻率值作為一索引進入該表去讀取一表登錄項目，其包括一相對應的互連頻率給該圖形領域頻率。因此，該PCU可以採取適當的動作來使互連頻率被提供出來。作為一例，互連頻率可以藉由用來改變核心領域頻率的相同機制而被改變，亦即，要求核心領域以及非核心領域暫停產生快取界限或是記憶體界限的要求，排出互連領域中所有未處理的要求，影響一頻率的改變，並且致能核心領域以及非核心領域恢復產生快取或是記憶體通訊。
    在此被描述的特別實施樣態中，注意到該互連結構可以在核心領域內，且因此該核心領域的頻率本身是受控制的。同樣注意到，從該表中所讀取的頻率是該互連操作時的一最小頻率，且因此如果核心領域正操作在相較於此值還高之頻率，對互連頻率的更新便不會發生。還有，當處理器被功率/溫度所限制時，此頻率是不被保證的。更需理解的是，在該互連頻率同樣也是該核心領域的操作頻率之實施例中，該PCU可以從適當的對映表登錄項目與被作業系統所要求的核心操作頻率中選擇一最高的互連頻率。雖然在圖1中的實施例只有被顯示在這樣的高階，需了解到本發明之範圍並未因此而受限。
    如同上面所討論的，儲存在對映表的實際值可以起源自針對非核心領域的驅動器。在一實施例中，此驅動器可以包括不同的表，每一表係有關於將在非核心領域上被執行之工作負荷的一種特別類型。這些表可以包括一基本表，其可以在系統初始化時被寫入到該PCU內的該對映表。然而，因為工作負荷的變化，該表可以被動態地更新。這種更新可以對表內的一個或多個值，或是完整地更新該表至一組新的數值會發生。注意到，這些不同的表組配可以與驅動器有關而被儲存，並且每一表是基於在非核心領域上執行的不同的工作負荷的特性測試。在圖形領域的例子中，不同工作負荷的類型可以是不同的圖形解析度模式，3D模式，多重顯示器組配等等。同樣地，不同的表登錄項目也可以被提供來降低電池消耗，其係取決於一遊戲工作負荷是否被執行(舉例來說，增加互連頻率)或是一可攜式裝置上的視訊播放是否正在執行(舉例來說，降低互連頻率)。
    現請參閱圖2，所顯示為根據本發明一實施例的一個用來更新一個對映表之方法的流程圖。此方法至少部分可以由非核心領域之一驅動器或是其他軟體/韌體/邏輯電路所執行，這些軟體/韌體/邏輯電路可以被用來造成一對映表被建立來與互連頻率控制有關的使用。在此處被描述的實施樣態中，其中非核心領域是一圖形領域，該圖形領域的驅動器可以在核心領域的一核心上操作。如圖2所示，一個更普遍的方法200可以由非核心領域的一驅動器連同該PCU的邏輯所執行。大體來說，方法200的流程可被實行在一預定的間隔中，例如，大約每10到500毫秒(ms)。
    如圖中所示，方法200藉由決定執行在非核心領域上之工作負荷的一個特徵是否有變化(菱形210)而起始。若否，在此迭代中剩下的流程就不會被進行。注意到，工作負荷變化的分析可以基於被執行的一視訊模式，例如視訊解析度，多顯示器的存在，一3D模式，被播放的一種媒體類型等等。
    如果相反地，在菱形210時被決定該工作負荷的特徵有發生變化，控制進入到方塊220。在那裏，可能被作出關於該工作負荷的記憶體限界(方塊220)之一決定。雖然本發明的範圍並不會被此限制，在一實施例中，該記憶體限界的決定可以是基於在被給定的一時間間隔內所收集到的統計資料，其是關於該工作負荷之某些操作的狀態。舉例來說，在一實施例中，記憶體限界可以基於來自低階快取(即在非核心領域)的未命中次數而被決定，該等低階快取需要存取一最末階快取(LLC)或是系統記憶體。在其他的實施樣態中，記憶體限界可以被決定成一比值，其有關在例如一個記憶體命令緩衝(memory order buffer,MOB)之一命令緩衝內來自記憶體之指令的未處理負荷的存在時間與花在一使用中狀態(如C0)的時間之比較。或者，該限界可以藉由在該記憶體互連上非核心領域的讀和寫的交易數量與所有的交易數量之間的比值而被決定。記憶體限界也可以藉由分析記憶體讀取/寫入或是指令被傳送至每一個記憶體模組的次數而被推斷。
    此記憶體限界的決定可能會因此需要一些時間來獲得。在其完成後，該驅動器可以針對該對映表送出一更新到該PCU(方塊230)。在一實施例中，該驅動器可以利用該信箱介面來更新該對映表。如同被討論的，此更新可以針對該對映表的一個或多個(最多到全部)的登錄項目。舉例來說，假設該工作負荷是受到記憶體所限制，該驅動器可以造成經更新的數值被送到該PCU而因此致能該對映表，使其被以針對同樣的相對應的非核心領域頻率值之增加後的互連頻率值所更新。因此，控制進入到方塊240，其中該PCU可以接著使用此經更新的對映表來選擇針對該相對應的非核心頻率之一合適的互連頻率。雖然於圖2中的實施例是以此特別的實施樣態所描述，需要了解的是本發明的範圍並未受限於此。
    如同所見表格1的範例，該對映表可以包括複數的登錄項目，每一登錄項目有兩項參數，分別為非核心領域頻率和相對應的最小互連頻率，其在圖1的實施例中是以百萬赫茲(MHz)為單位。但是在其他的實施例中，該對映表可以儲存藉由比率或偏移量等等而與頻率有關的登錄項目。在一實施例中，該非核心領域的驅動器在運作時間期間可以使用該信箱介面來建立在該PCU記憶體中的此表。此組配可透過由登錄項目內成對的規格來針對一相對應的非核心領域頻率識別一目標互連頻率。在組配之後，該PCU就可以基於一非核心領域正在操作的頻率來存取該表而獲得相對應的目標互連頻率，然後依次控制核心領域在此頻率下運作(假設其係高於核心領域的目前操作頻率)。注意到，當該核心領域因為非核心領域的控制而操作在一個被增加的頻率時，而該非核心領域在此之後會進入睡眠狀態，該PCU可以更新該核心領域頻率到一個較低的、作業系統所要求的程度，來降低功率消耗。

    現請參閱圖3，所顯示為根據本發明一實施例的一個處理器之方塊圖。如圖3所示，處理器300可以是一個多核處理器，其包括複數個核心310a-310n。在一實施例中，每一個這樣的核心可以是一個獨立功率領域，並且可以被組配成操作在一獨立的電壓及/或頻率下，以及當可用的容許空間存在時進入加速模式。不同的核心可以透過一互連315而被耦合到一系統代理或包括不同的組件之非核心320。如圖中所見，該非核心320可以包括一共享快取記憶體330，其可以是一最末階快取。此外，該非核心可以包括一整合記憶體控制器340，各種不同的介面350，及一功率控制單元355。
    在不同的實施例中，功率控制單元355可以包括一個頻率控制邏輯單元359，其可以是一用來實施互連頻率的動態控制之邏輯單元，來回應於一給定領域(其可以是該等核心領域中的一者或一非核心領域)的一要求。在圖3所示的實施例中，假設每一核心皆為一獨立的功率領域，邏輯單元359可以控制一個互連頻率(其中該互連可以是核心領域中的一者)，來回應一給定領域的一要求，舉例來說，參照至一對映表357。在一些實施例中，每一領域可以具有至少一個對映表包括數個用以聯結一給定領域頻率和一相對應的最低互連頻率之登錄項目。依次地，每一個這樣的領域可以寫入它的對映表到對映表357，其可以因此包括有多個對映表，各與一給定領域相關聯。雖然在圖3中的實施例是被顯示於此位置，需要瞭解的是本發明的範圍並未因此受限於此，而此資訊的儲存可以發生在其他位置，像是組配暫存器，非依電性儲存體或類似的元件等等。
    進一步參照至圖3，處理器300可以與一系統記憶體360通訊，舉例來說，透過一記憶體匯流排。此外，藉由介面350，可以連結到不同的晶片外組件，像是周邊裝置，大量儲存等等。雖然在圖3中的實施例是以此特定的實施樣態被顯示，本發明的範圍並不受限於此。
    現在參照到圖4，所顯示為根據本發明另一個實施例之一個多領域處理器的方塊圖。如圖4中的實施例所示，處理器400包括了多個領域。具體地，一個核心領域410可以包括複數個核心4100-410n，一個圖形領域420可以包括一或多個圖形引擎，以及一個系統代理領域450更可以出現。在不同的實施例中，系統代理領域450可以在一固定頻率下執行，並且隨時保持電源開啟來處理功率控制事件以及功率的管理，使得該等領域410和420可以被控制以動態地進入與離開低功率狀態。該等領域410和420各者可以操作在不同的電壓及/或功率下。
    注意到，儘管只有三個領域被顯示，需理解本發明的範圍並未受限於此，而且額外的領域可以在其他的實施例中被呈現。舉例來說，多核心領域可以被呈現，各領域包括至少一核心。
    大體來說，每一核心410除了包括不同的執行單元和附加處理元件之外，可進一步包括低階快取記憶體。依次地，不同的核心可以被互相耦合，以及耦合到一共享快取記憶體，其由一最末階快取(LLC)4400-440n的複數個單元所形成。在不同的實施例中，LLC 450可以在該等核心與圖形引擎、以及不同的媒體處理電路之間共享。如圖中所示，一環狀互連430因此將該等核心耦合在一起，並且在該等核心、圖形領域420、以及系統代理電路450之間提供互連。在一實施例中，互連430可以是該核心領域的一部分。然而在其他的實施例中，該環狀互連可為其本身之領域。無論如何，該互連頻率可以透過系統代理電路被控制，如同在此被敘述的一樣。
    在圖4的實施例中，系統代理領域450可以包括顯示控制器452，其可以提供一介面到一相關聯的顯示器以及控制該顯示器。進一步如同圖中所見，系統代理領域450可以包括一功率控制單元455，根據本發明的一實施例，其可以包括了一頻率控制邏輯459來動態地更新互連430的頻率。在不同的實施例中，此邏輯459可以執行至少部分顯示在圖1和圖2中的演算法來動態地控制互連頻率。為此目的，PCU 455可以被耦合到一對映表457，其可以是如同上述被組配的一表，用以提供在一領域的頻率和一相對應的最小互連頻率之間的關係。雖然上述在表格1中的實施例顯示表登錄項目聯結非核心領域的頻率和最小互連頻率，需要了解的是多數對映表可被提供，每一對映表是與處理器之一給定的領域以及一相對應的最小互連頻率相關聯。
    為了要致能這樣的對映表之組配，一信箱介面456可被提供，而該表可以在系統代理領域450的一隨機存取記憶體內。大體來說，介面456可以包括一個第一暫存器456a和一個第二暫存器456b。這樣的暫存器提供了一個介面給在該PCU和其他領域之間以交握為基礎的(handshake-based)通信。在一實施例中，第一暫存器456a可以包括一旗標欄來儲存一旗標，一命令欄來儲存一命令，和一位址欄來儲存一例如在對映表457中的一登錄項目之位址。第二暫存器456b可以是一個資料儲存暫存器。在一實施例中，圖形領域420可以藉由設定該第一暫存器456a的旗標欄為高來寫入一個登錄項目到對映表457中一個相對應的位置，提供一寫入命令給該命令欄，以及提供一位址，其相對應於在對映表內將被寫入至位址欄的該登錄項目，進一步提供將被寫入到第二暫存器456b中的該資料。依次地，回應於該使用中的旗標欄，PCU 455可以因此將資料寫入到相對應的登錄項目並且重新設定該旗標欄來指示該圖形領域可以寫入下一個登錄項目。雖然在圖4中的實施例是以此特別的協定被敘述，需要了解的是本發明的範圍並未因此而受限。
    進一步如同圖4中所見，處理器400可以更進一步包括一個整合記憶體控制器(IMC)470，其可提供一個介面給例如一動態隨機存取記憶體(DRAM)之一系統記憶體。多數介面4800-480n可以被呈現用來致能在該處理器和其他電路之間的互連。舉例來說，在一實施例中至少有一個直接媒體介面(DMI)可以被提供，以及一或多個周邊元件互連快捷((PCI ExpressTM(PCIeTM)))介面。再更進一步地，為了提供在其他代理像是額外的處理器或是其他電路之間的通訊，一或多個與Intel® Quick Path Interconnect(QPI)一致的介面也可以被提供。雖然在圖4中的實施例被顯示在這樣的高階，需要瞭解的是本發明的範圍並未因此而受限。
    本發明的實施例可以被實體化在許多不同的系統類型中。現請參照至圖5，所顯示為根據本發明中一實施例的一個系統的方塊圖。如圖5所示，多處理器系統500是一個點對點互連系統，並且包括透過一點對點互連550來耦合之一第一處理器570以及一第二處理器580。如圖5所示，處理器570與580之各者可以是多核心處理器，其包括第一和第二處理器核心(亦即，處理器核心574a和574b，以及處理器核心584a和584b)，雖然可能有更多核心可以在處理器內被呈現。每一個處理器可以包括一PCU或是其他邏輯用來基於一非核心領域的要求而執行對一晶片上記憶體互連的動態控制，如同前面所描述者。
    仍然參照至圖5，第一處理器570進一步包括一記憶體控制器中樞(MCH)572和點對點(P-P)介面576和578。同樣地，第二處理器580包括一MCH 582和P-P介面586和588。如圖5所示，該等MCH 572和582將該等處理器耦合到各自的記憶體，換言之就是一記憶體532和一記憶體534，該等記憶體可以是系統記憶體(例如，DRAM)的一部份，其被局部附接到各自的處理器。第一處理器570和第二處理器580可以透過各自的P-P互連552和554被耦合到一晶片組590。如圖5所示，晶片組590包括P-P介面594和598。
    再者，晶片組590包括藉由一P-P互連539來耦合晶片組590與一高效能圖形引擎538之一介面592。依次地，晶片組590可以透過一介面596被耦合到一第一匯流排516。如圖5所示，不同的輸入/輸出(I/O)裝置514可以連同一匯流排橋接器518一起被耦合到第一匯流排516，該匯流排橋接器518將第一匯流排516耦合到一第二匯流排520。在一實施例中，不同的裝置可以被耦合到第二匯流排520，包括，舉例來說，一鍵盤/滑鼠522、通訊裝置526、以及一資料儲存單元528，例如一磁碟機或是其他可包括一編碼530的大量儲存裝置。進一步地，一音頻I/O 524可以被耦合到第二匯流排520。實施例可以被合併到其他類型的系統包括例如一智慧型手機、平板電腦、輕省筆電(netbook)、或超輕薄筆記型電腦等等之行動裝置中。
    本發明的實施例可以被以編碼實行，並且可以被儲存在一個非暫時性的儲存媒體上，其具有儲存在其上的指令，該等指令可以被用來規劃一系統來執行指令。該儲存媒體可包括，但不限於，任何類型的磁碟機包括軟碟、光碟、固態硬碟(SSDs)、唯讀光碟(CD-ROMs)、可複寫光碟(CD-RWs)、以及磁光碟(magneto-optical disk)、半導體元件像是唯讀記憶體(ROM)、隨機存取記憶體(RAM)像是動態隨機存取記憶體(DRAMs)、靜態隨機存取記憶體(SRAMs)、可抹除可程式化唯讀記憶體(EPROMs)、快閃記憶體、電子可抹除可程式化唯讀記憶體(EEPROMs)、磁卡或光卡、或是其他任何類型合適於儲存電子指令之媒體。
    雖然本發明在此已被敘述成有限數量的實施例，在所屬技術領域的專業人員將從這些實施例領會多種的修改和變化。所附的申請專利範圍之目的是為了涵蓋所有落於本發明的真實精神和範圍之內的此種修改和變化。
    100‧‧‧方法
    110、120、130‧‧‧方塊
    权利要求:
    Claims (21)
    [1] 一種方法，其包含下列步驟：在一多領域處理器之一個控制器中，接收來自該多領域處理器的一個非核心領域傳遞來的一個信息，該信息包括一要求來組配一對映表，該對映表用以儲存在該非核心領域的一頻率和一互連的一最低頻率間之對映，而該互連將該非核心領域耦合至該多領域處理器的一個快取記憶體；寫入該對映表之複數個登錄項目(entry)，每一登錄項目包括在一非核心領域頻率和一最低互連頻率間之對映；以及回應於一個該非核心領域操作時的頻率，使用該對映表來控制該互連的一個頻率。
    [2] 如申請專利範圍第1項之方法，其中該等複數個登錄項目各包括在一非核心領域頻率和一互連頻率之間的比率。
    [3] 如申請專利範圍第1項之方法，其中該等複數個登錄項目各包括一非核心領域頻率和相對應的一互連最低頻率。
    [4] 如申請專利範圍第1項之方法，其中更包含使用該非核心領域操作時的該頻率來存取該對映表的一登錄項目之步驟。
    [5] 如申請專利範圍第1項之方法，其中更包含從與該非核心領域相關聯的一非揮發性儲存器中獲取該對映表的登錄項目之步驟。
    [6] 如申請專利範圍第1項之方法，其中更包含收集執行在該非核心領域上之一工作負荷的記憶體限界(boundedness)的統計資料之步驟。
    [7] 如申請專利範圍第1項之方法，其中更包含當該多領域處理器的一核心領域被熱量或功率限制住時，限制該互連頻率小於頻率該最低互連頻率之步驟，該最低互連頻率用於對該非核心領域操作時的一相對應頻率。
    [8] 一種處理器，其包含有：一核心領域，其包括至少一用來執行數個指令之核心；一非核心領域，其包括至少一用來執行透通至一作業系統(OS)的數個指令之執行單元，該非核心領域包括一用來控制在該非核心領域上的執行之驅動器；一記憶體互連，用來使該核心領域和該非核心領域互相連接至一記憶體，該記憶體是耦合至該處理器；以及一功率控制器，用來基於被執行在該非核心領域上之一工作負荷的記憶體限界而控制該記憶體互連的一頻率。
    [9] 如申請專利範圍第8項之處理器，其中該驅動器是用來要求該功率控制器基於該記憶體限界而更新該記憶體互連頻率。
    [10] 如申請專利範圍第9項之處理器，其中該記憶體互連是屬於該核心領域的一部分，且該功率控制器是用來回應於該非核心領域驅動器的要求而更新該核心領域的一頻率。
    [11] 如申請專利範圍第8項之處理器，其中該驅動器是用來基於該工作負荷執行在非核心領域上的期間所收集之統計資料而決定該記憶體限界。
    [12] 如申請專利範圍第8項之處理器，其中該功率控制器包括一對映表，其用來將該非核心領域的一頻率對映到一最小記憶體互連頻率。
    [13] 如申請專利範圍第12項之處理器，其中該驅動器是用來透過一信箱介面傳達該對映表的複數登錄項目到該功率控制器。
    [14] 如申請專利範圍第12項之處理器，其中該驅動器在該處理器被致能時是用來提供一第一組登錄項目給該對映表，以及基於對該非核心領域的一工作負荷上之變化而用來更新該第一組登錄項目中至少一些登錄項目。
    [15] 如申請專利範圍第9項之處理器，其中該功率控制器是用來控制該記憶體互連頻率成為該驅動器所要求的一頻率以及該OS所要求的一核心領域頻率之一最大值。
    [16] 如申請專利範圍第15項之處理器，其中該功率控制器是用來在該非核心領域進入一低功率模式時降低該記憶體互連頻率到該核心領域頻率。
    [17] 一種系統，其包含有：一多領域處理器，其包括一具有至少一核心與一記憶體互連、一非核心領域以及一系統代理領域之核心領域，該系統代理領域包括一對映表，其用來將該非核心領域之一頻率對映到該記憶體互連的一最低頻率，其中，該非核心領域是用來發送一要求到該系統代理領域以至少部分基於被執行在該非核心領域上之一工作負荷而致使對該記憶體互連頻率的更新；以及一動態隨機存取記憶體(DRAM)，其耦合到該多領域處理器。
    [18] 如申請專利範圍第17項之系統，其中該非核心領域之一驅動器是透過與該系統代理領域之一信箱介面的通訊來填充(populate)該對映表。
    [19] 如申請專利範圍第18項之系統，其中該驅動器是用來將一指示符及一位址寫入到該信箱介面的一第一暫存器中，並且用來將資料寫入到該信箱介面的一第二暫存器中，以及回應於該指示符，該系統代理領域是用來將該資料寫入到該對映表之藉由在該第一暫存器內之該位址所定址的一登錄項目中。
    [20] 如申請專利範圍第18項之系統，其中該系統代理領域是用來控制該記憶體互連頻率成為該驅動器所要求的一頻率以及一作業系統所要求的一核心領域頻率之一最大值。
    [21] 如申請專利範圍第20項之系統，其中該功率控制器是用來在該非核心領域進入一低功率模式時降低該記憶體互連頻率到該核心領域頻率。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/282,896|US8832478B2|2011-10-27|2011-10-27|Enabling a non-core domain to control memory bandwidth in a processor|
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